[ Pobierz całość w formacie PDF ]
Architektura x86 Native
Zegar CPU [MHz] 75 90 100 120 133 150 166 200
Magistrala [MHz] 50 60 66/50 60 66 60 66 66
Mno nik (BF) ×1,5 ×1,5 ×1,5/×2 ×2 ×2 ×2,5 ×2,5 ×3
L1 Cache (kod) 8 KB, 4×Associative
L1 Cache (dane) 8 KB, 4×Associative, WB, MESI
L2 Cache on Chip ã
Pipe-Lines 2 (+FP)
Pipe-Line Stages 5 (FP: 8)
Out of Order Execution ã
Branch Target Buffer 256
VCORE [V]
3,3 3,3 3,3 3,3 3,3 3,3 3,3 3,3
VI/O [V]
Pobór mocy [W] 8,0 9,0 10,1 12,8 11,2 11,6 14,5 15,5
Return Stack ã
Renaming Registers ã
Performance Monitoring ´
Time Stamp Counter ´
Podstawka Socket 7
3HQWLXP 00;
Dalsze rozwini cie linii Pentium stanowiły modele z rozszerzeniem multimedialnym
MMX (rysunek A.10). Niektóre elementy tej architektury opisano bardziej szczegółowo
w rozdziale 1.
Oprócz zmian spowodowanych wprowadzeniem potoku przetwarzaj cego MMX, powi k-
szone zostały rozmiary pami ci podr cznych kodu i danych z 8 do 16 KB (tabela A.23). Ce-
ch charakterystyczn procesorów Intel Pentium MMX było podwójne napi cie zasilaj ce
(pocz wszy od wersji 166). Układy odpowiedzialne za współprac z magistralami wej-
cia-wyj cia (Input/Output) zasilane były innym napi ciem ni rdze obliczeniowy
(CPU Core).
3HQWLXP 3UR
Procesor zaprezentowany został po raz pierwszy szerokiej publiczno ci w roku 1995
i chocia taktowany był jedynie zegarem o cz stotliwo ci 133 MHz, ju wtedy osi gał
'RGDWHN $ u 3U]HJOñG DUFKLWHNWXU\ PLNURSURFHVRUÑZ
5\VXQHN $
TLB
Address
Schemat blokowy
L1 Code Cache: 16kB
procesora Intel
32
Pentium MMX
128
Data
PREFETCH
64
BUS
Interface
Control Unit
BTB DECODE
Clock
MMX
Pipeline Pipeline
Dual-CPU
S
V U
BUS
MP
"
FPU
Dual-CPU
System
L1 Data Cache: 16kB
APIC
IRQ
TLB
wydajno ć prawie dwukrotnie wi ksz od Pentium 133 (tj. ok. 200 SPECint). Ten ogromny
przyrost mocy obliczeniowej spowodowany był gruntown przebudow architektury (z CISC
na RISC) oraz si gni ciem do rozwi za stosowanych w du ych komputerach. Pentium
Pro nadawał si dobrze do pracy w systemach wieloprocesorowych. Dysponował zesta-
wem sygnałów steruj cych zdolnych do zapewnienia harmonijnej współpracy czterech
procesorów tego samego typu. Obszar pami ci pokrywany przez L2 (Cacheable Area)
przekraczał barier 512 MB (tabela A.24), co pozwalało na stosowanie procesora
w du ych (jak na owe czasy) serwerach.
Pentium Pro był jednak przede wszystkim procesorem superskalarnym, zdolnym do finali-
zowania wi cej ni jednej instrukcji w cyklu zegarowym (w korzystnych warunkach były
to trzy instrukcje). J dro nie przetwarzało instrukcji w formie bezpo redniej. Rozkazy x86
byÅ‚y zamieniane w ukÅ‚adach dekodera na maÅ‚e elementy zwane mikrooperacjami (µOps).
Procesor dysponował czterema obwodami dekoduj cymi, które uruchamiano w zale no ci
od stopnia komplikacji materiału wej ciowego (rysunek A.11). Do dyspozycji był jeden
dekoder główny ogólnego przeznaczenia (General Decoder), dwa proste dekodery (Simple
Decoder) dla krótkich instrukcji typu przesła mi dzyrejestrowych oraz jeden sekwencer
(µOps Sequencer). Ten ostatni wywoÅ‚ywany byÅ‚ w razie napotkania dÅ‚ugich i skompli-
kowanych instrukcji11.
11
Kod programowy mo e być okre lany zbiorczym poj ciem instrukcji IA (Intel Architecture), u ywanym
domy lnie w odniesieniu do instrukcji x86. Termin ten wyst pował cz sto w literaturze, zwłaszcza czerpi cej
z opracowa firmy Intel.
$QDWRPLD 3&
7DEHOD $ Podstawowe dane procesorów Intel Pentium MMX
Architektura x86 MMX Native
Zegar CPU [MHz] 150 166 200 233
Magistrala [MHz] 60 66 66 66
Mno nik (BF) ×2,5 ×2,5 ×3 ×1,5
L1 Cache (kod) 16 KB, 4×Associative
L1 Cache (dane) 16 KB, 4×Associative, WB
L2 Cache on Chip ã
Pipe-Lines 2
Pipe-Line Stages 6 (FP: 8)
Out of Order Execution ã
Branch History Table 256
Code Cache TLB: 32 Entries
TLB Data Cache TLB: 64 Entries
L2 TLB:
Branch Target Buffer 256
VCORE [V] 3,3 2,8 2,8 2,8
VI/O [V] 3,33,33,33,3
Pobór mocy, maks. [W] 11,6 13,1 15,7 18
Return Stack 4
Renaming Registers ã
Performance Monitoring ´
Time Stamp Counter ´
Podstawka Socket 7
Proces dekodowania odbywa si zawsze zgodnie z kolejno ci napływania instrukcji, tj.
tak , w jakiej wyst puj one w programie. Wi kszo ć rozkazów rozwija si do postaci
zÅ‚o onej z 1 4 µOps. Blok dekodera mo e w sprzyjaj cych warunkach (tzn. w sytu-
acji, gdy z pami ci pobrana została odpowiednia ilo ć rozkazów i czekaj one w kolejce
[ Pobierz całość w formacie PDF ]